Projektowanie mikroprocesorowych i rekonfigurowalnych układów sterowania

Materiały do wykładu (slajdy):

Część 1 Wprowadzenie, środowisko projektowe Xilinx ISE Design Suite, języki HDL, metodologia projektowania, VHDL a Verilog, projektowanie strukturalne RTL (edytor schematów)
Część 2 Opis strukturalny, moduł, instancje, hierarchia, typy danych, podstawowe elementy logiczne, reprezentacja liczb, przypisania ciągłe
Część 3 Operatory, przygotowanie symulacji - jednostka testowa, procesy always i initial, instrukcja opóźnienia, blok begin...end oraz fork...join, modelowanie behawioralne, modelowanie układów kombinacyjnych: lista wrażliwości procesu, instrukcja warunkowa, instrukcja case, reguły specyfikacji układów kombinacyjnych. Funkcje i zadania (tasks).
Część 4 Pętle w języku Verilog. Elementy sekwencyjne: zatrzaski i przerzutniki flip-flop, reguły specyfikacji elementów sekwencyjnych, przypisania proceduralne: przypisanie blokujące i nie-blokujące, modelowanie automatów sekwencyjnych
Część 5 Elementy trójstanowe, techniki kodowania HDL (wybrane przykłady), procesy współbieżne - synchronizacja, zdarzenia (events), instrukcja wait, układy mikroprogramowane, mikrokontrolery osadzone w FPGA - wprowdzenie.
Dodatek Modelowanie układów sekwencyjno-czasowych.

Materiały do wykładu (prezentacja z komentarzem głosowym):

cz. 1 Praca w środowisku ISE (edytor schematów)
cz. 2 Układy kombinacyjne (pętle), elementy sekwencyjne, przypisania blokujące oraz nie-blokujące, realizacja automatów sekwencyjnych.
cz. 3 Przypisania w verilogu, techniki kodowania, modelowanie prosesów współbieżnych, modelowanie układów mikroprogramowanych, podsumowanie.


Materiały do Laboratorium
     Do pobrania: Xilinx ISE Design Suite
    ISE Design Suite - instrukcja
    Dokumentacja do płyty DIGILENT Spartan-3A (UG330)
       Plik UCF do płyty
    Dokumentacja do płyty DIGILENT Nexys4 DDR Artix-7
       Plik UCF do płyty



Zadania laboratoryjne
     Zadanie 1: Praca w środowisku Xilinx ISE
    Zadanie 2: Edytor schematów, układy kombinacyjne z tablicami LUT
    Zadanie 3: Edytor schematów, układy sekwencyjne
       Moduł Verilog (do symulacji) obliczający wartości INIT dla tablic LUT
       kompletna jednostka testowa dla zadania 3
       Wskzazówka: dekompozycja równań wzbudzeń dla LUT4



Projekty
     Informacje
   Tematy: 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16



Dokumentacja do pobrania (Verilog):

  1. The Verilog Hardware Description Language
  2. FPGA Compiler II / FPGA Express Verilog HDL
  3. Xilinx Synthesis Technology User Guide
  4. CSCI 320 Computer Architecture Handbook on Verilog HDL
  5. World Class Verilog & SystemVerilog Training